Key Benefits

• 適用于 FPGA/PCB 協同設計的完整、可擴展的技術，實現理想的符合自動建構校正的引腳分配
• 從 OrCAD Capture 到 Allegro GXL，可擴展的 FPGA/PCB 協同設計解決方案
• 縮短優化初始引腳分配的時間，加快 PCB 設計進度
• 通過 TüV SüD “Fit for Purpose – TCL1”認證，符合 ISO 26262 汽車功能安全要求
• Cadence? Allegro? FPGA System Planner 提供了適用于 FPGA/PCB 協同設計的一套完整、可擴展的技術，可實現理想的符合自動建構校正的引腳分配。FPGA 引腳分配是自動綜合的，基于用戶指定的基于接口的互聯、FPGA 系統引腳分配規則以及FPGA 在 PCB 上布局的情況。借助自動引腳分配的綜合功能，用戶可以避免容易出錯的手動過程，同時可以縮短創建初始引腳分配的時間，以解決 FPGA 在 PCB 上的布局問題。這種獨特的兼顧布局影響的引腳分配方法消除了手動方法所固有的不必要的物理設計迭代，同時縮短了設計周期.
• 不同的顏色和圖標，顯示不同的IO類型及不同的可配置bank
• 通過兼顧布局影響的引腳分配綜合功能（符合精確的 FPGA 系統規則），Allegro FPGA System Planner 為 FPGA/PCB 協同設計提供了一系列獨特的功能。它提供了一個平面圖視角，用于在 FPGA 系統中擺放組件，并允許用戶通過接口定義，在更高級別上指定 FPGA 子系統內組件之間的連通圖。通過兼顧布局影響的引腳分配綜合功能，Allegro FPGA System Planner 使用戶能夠探索基于 FPGA 的架構，并為使用 FPGA 的生產或原型設計創建理想的符合自動建構校正的引腳分配。
• 經過 TCL1 認證，符合 ISO 26262 汽車安全要求
• 業內已獲得“Fit for Purpose – TCL1”認證的 PCB 設計和驗證流程，滿足嚴苛的 ISO 26262 汽車安全要求。該流程使用 PSpice?、Allegro 和 OrCAD?產品套件，涵蓋從設計到仿真，以及物理實現和驗證在內的全套功能。高性能的設計輸入、仿真和版圖設計工具為設計工程師提供了一個集成環境，可針對各個電路規范進行安全規范驗證，提高設計可靠性。相關安全手冊、Tool Confidence Analysis (TCA)文檔以及 TüV SüD 合規性報告的信息，請通過 Cadence 在線支持頁面下載功能安全文檔包（Functional Safety Documentation Kits）。

主要功能

• 加速 FPGA 與 Cadence PCB 設計創建環境的集成
• 消除 PCB 布局過程中不必要的、令人沮喪的設計迭代
• 消除由于 FPGA 引腳分配錯誤而引起的不必要的物理原型迭代
• 通過兼顧布局影響的引腳分配和優化來減少 PCB 層數
• 為 FPGA 系統啟用基于接口的連通圖定義
• 支持具有 FPGA-DRC 精確度的兼顧布局影響的引腳分配綜合功能
• 允許對 FPGA 系統進行架構探索
• 使用 FPGA 加速 ASIC 原型設計