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      System Analysis
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      Sigrity OptimizePI
      優化執行實現低成本高性能
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      產品簡介

      Key Benefits

      • 自動選擇和放置去耦電容
      • 以低去耦電容成本滿足供電系統需求
      • 重新獲取被不必要的去耦電容占據的有效設計區域


      Cadence? Sigrity? OptimizePI?技術可實現針對電路板和IC封裝的完整交流頻率分析,確保您的設計在系統級和器件級擁有高性能表現,同時為您節省15%至50%的去耦電容成本。支持預布局和布局、布線后研究,不僅能夠滿足您的供電網絡(PDN)需求,更能以低的成本快速確定最佳的去耦電容選擇和放置位置,使您的設計得到最優化。


      Sigrity OptimizePI技術 建立在成熟的Cadence混合電磁電路分析技術基礎之上,并結合獨特的Sigrity優化引擎,幫助您快速定位最佳去耦電容選擇和放置位置。


      主要功能

      • 避免PCB和IC封裝的去耦電容過度設計
      • 降低新設計和后期產品的 PDN 成本
      • 為封裝器件制定有效的去耦電容指南
      • 優化電路板/ IC封裝接口的PDN
      • 識別EMI 去耦電容的數量和位置
      • 強大且成熟的混合EM/ 電路分析技術
      • 直觀的、可交互的PDN性能可視化界面
      • 輕松設置預布局和布局、布線后的去耦電容優化
      • 使用Cadence Allegro? PowerTree? 數據,可視化原理圖的電源部分
      • 在PowerTree 用戶界面中獲取設置信息(模型、網絡名稱等)、分配目標阻抗約束
      • 獨特的器件阻抗檢查和EMI諧振檢查
      • 可支持包含封裝和電路板數據的大型設計
      • 與設計工具整合,優化設計流程: Cadence SiP Layout, Allegro Package Designer, and Allegro PCB Designer
      • 可用于 Mentor、Zuken 和 Altium 流程,穩定可靠,并且接受混合 CAD 數據庫,適用于需要支持多結構設計的情況
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