Key Benefits

• 通過盡早發現潛在的反射和串擾問題，降低成本，節省時間
• 支持前沿的SI接口，可對從DC到56GHz以上的串行和并行鏈路進行統計以及時域和頻域分析

為了幫助您快速實現常規拓撲和標準接口，Cadence? Sigrity? Advanced SI 技術能夠以多種模式執行自動化的die-to-die信號完整性 (SI) 分析：

• 針對并行總線的源同步
• 串行鏈路，尤其是SerDes通道
• 自由形式的通用拓撲探索環境，用于執行信號、電源或組合what-if分析

Advanced SI 技術采用頻域、時域和統計分析方法，解決從DC到 56GHz (112Gbps) 以上的信號完整性問題。

圖 1：SystemSI 拓撲環境

Sigrity Topology Explorer

通用拓撲探索功能，是探索端到端的信號和電源拓撲的理想方案，包括用于同時執行 SI或瞬態電源完整性 (PI) 分析。此外，您還可以使用復雜的互連通道模型，并將它們連接到單個驅動器/接收器/離散元件，從而自動為互連模型上的每個端口復制電路。此功能包含在Sigrity Aurora軟件中，其網絡信息可直接從物理 PCB 或 IC 封裝設計中自動提取。

Sigrity SystemSI 并行總線分析

端到端分析適用于如DDRx內存的源同步并行總線接口。包含過孔向導的前仿真功能使您可以快速生成并連接模型，并基于該模型展開后續設計。隨著設計被優化完善，您可以更換更詳細的模型，以反映實際的硬件設計。Advanced SI 包括以下功能：

• 創建互連通道模型，進行反射分析和串擾分析
• 采用”直接時域有限差分法（FDTD-direct）”執行精確的同步開關噪聲（SSN）分析，而無需使用S參數模型（可使用 Cadence Extraction Suites 中包含的 工具導入 S 參數）
• 采用Advanced SI 軟件中的 Cadence Sigrity Broadband SPICE? 工具，將S參數轉換為SPICE模型
• 在讀取和寫入傳輸中添加均衡效果；也可添加 IBIS-AMI 模型，并利用通道仿真技術實現百萬位碼型仿真，從而執行誤碼率 (BER) 仿真

并行仿真中考慮了介質損耗和導體損耗、反射、碼間干擾 (ISI)、串擾和同步開關噪聲 (SSN) 的影響。這些仿真可以充分考慮非理想電源分配系統的影響。圖形化輸出及后處理選項能為快速改進系統提供思路。

可以將仿真結果與常見 JEDEC 標準（例如 DDR4 和 DDR5）進行比較，以確保設計滿足標準規范的要求。如有需要，可以配置額外測試以補充規范測試，或者針對專有 IP 創建自定義合規性測試包。

Sigrity SystemSI 串行鏈路分析

專注于高速 SerDes設計的chip-to-chip分析功能受到廣泛業界認可，使用其基本模板可對諸如 PCI Express?(PCIe?)、HDMI、SFP+、XAUI、Infiniband、SAS、SATA 和 USB的設計進行早期評估。支持行業標準的 IBIS-AMI 發射器和接收器模型，即便串行鏈路含多個供應商生產的芯片，您也可以對其通道行為進行仿真。對于芯片模型開發人員，則可使用輔助開發IBIS-AMI 模型的技術。并且，可以添加含多個封裝、連接器和電路板的模型，以反映整個通道。仿真將發現串擾問題，并驗證芯片級“時鐘和數據恢復”(CDR) 技術的有效性。全通道仿真（包括數百萬個數據位）可確認整體誤碼率(BER)，進而確定抖動和噪聲水平是否在指定的公差范圍內。您更可以借助于適用于常用高速接口（如 PCIe 5.0）的合規性測試包，來自動執行所需的信號質量檢查；如果沒有可用于首選標準的合規性測試包，您還可以進行自定義配置。

圖 2：SystemSI直觀的用戶體驗，便于用戶輕松通過信號、電源和接地端口連接來連接耦合的互連模型

主要功能

• 精確處理非理想電源分配系統對SI的影響
• 并行評估各種SI效應，例如損耗、反射、串擾和同步開關輸出 (SSO)
• 支持行業標準的 IBIS-AMI 發射器和接收器模型，即便串行鏈路含多個供應商提供的芯片模型，仍可以對其信道行為進行仿真
• 高度自動化的測試和報告功能